Departmental Bulletin Paper 回路に関する付加情報を用いた順序回路の制御パス部のビット幅推定の正確さ向上に関する研究(学内特別研究および国外研修)--(学内特別研究費報告書)

中村, 一博  ,  Kazuhiro, Nakamura

Description
This report presents an improvement of bit-width estimation accuracy of control-path of sequential logic circuit with supplemental information on the circuit. We demonstrate a bit-width estimation method for reducing area of ripplecarry adder.
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